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【稀缺资源】基于fpga的cameralink out视频案例
2021/04/16
上周创龙科技(tronlong)发布了tl6678zh-evm(c6678 zynq-7045/7100)评估板的v1.1版本的资料更新,重点内容就是cameralink out视频案例,具体清单如下:
(1)更新dsp端网络相关案例demo源码;
(2)新增《dsp rtos综合功能案例测试手册》,包含dsp端ifd案例;
(3)更新《zynq ps pl异构多核案例开发手册》,新增axi_10g_ethernet_dma案例(axi(10g)光口通信,新增udp_10g_dma案例(udp(10g)光口通信),新增aurora_dma案例pl端microblaze工程;
(4)更新《zynq pl端案例开发手册》,新增udp_10g_echo案例;
(5)更新《zynq视频案例开发手册》,新增cameralink_display和cameralink_loopback案例(cameralink视频输出);
(6)更新《dsp zynq通信案例开发手册》,新增srio_ad9613综合案例(基于srio的高速ad(ad9613)采集处理),新增srio_cameralink综合案例(基于srio的cameralink视频采集处理),新增flash_dsp案例(通过zynq固化dsp程序至spi flash)。
图 1 tl6678zh-evm评估板资源框图
图 2 tl6678zh-evm评估板资源框图
cameralink视频输出在行业应用中,最主要的作用是为下级处理系统提供高帧率视频源,帧率可高达几百帧。其实大家可以发现,市面上关于cameralink视频输入案例的较多,但公开的cameralink视频输出案例极少,这在较大程度上阻碍了客户新产品研发进度。
创龙科技收集众多客户关于cameralink的需求后,为解决客户的视频开发痛点,加快客户产品开发速度,故推出本篇cameralink out案例,下面就一起来看下案例的详细介绍吧!
如需获取cameralink out案例源码、tl6678zh-evm评估板或其他产品详细资料,请即刻扫描下方二维码或点击下载链接。
http://site.tronlong.com/pfdownload
1案例功能
演示平台:tl6678zh-evm(c6678 zynq-7045/7100)评估板
案例功能:本案例作用是验证cameralink接口在base模式下的视频输出功能。评估板通过hdmi in接口进行720p60的视频采集,并通过cameralink2接口将采集到的视频进行输出,再通过cameralink1接口接入来自cameralink2接口的视频输出信号,最后通过hdmi out接口进行视频输出。
图 3
2操作说明
准备一台拥有hdmi out接口的pc机(例如笔记本),通过hmdi数据线将pc机hdmi out接口连接至评估板的hdmi in接口,pc机hdmi out接口用作图像输出。通过hmdi数据线将一台hdmi显示屏连接至评估板的hdmi out接口,hdmi显示屏用作图像显示。使用创龙科技的cameralink回环线(型号:mdr-mdr 0.5m)连接评估板的cameralink1、cameralink2接口。
图 4
图 5 cameralink回环线
将本案例的pl端.bin格式可执行文件复制到"/lib/firmware/"目录下,并将pl端可执行文件重命名为system_wrapper.bin,然后执行如下命令加载pl端可执行文件。
target# echo system_wrapper.bin > /sys/class/fpga_manager/fpga0/firmware
图 6
将案例"sw\linux_system\image\"目录下所有脚本文件拷贝至评估板文件系统,并执行如下命令。
target# ./adv7611_i2c_init_rgb24.sh
target# ./sil9022_i2c_720p.sh
图 7
在pc机的显卡设置(或图形属性)中,按照下图设置hdmi分辨率为1280 x 720、刷新率为60phz,即可看到hdmi显示屏输出pc机输出的原始图像。
图 8
图 9
3vivado工程说明
打开block design开发界面,可查看vivado工程。
图 10
4模块配置
4.1lvds_n_x_7to1_sdr_tx模块
本案例使用lvds_n_x_7to1_sdr_tx模块将hdmi in接口输入的并行数据转化成差分数据,lvds使用sdr模式,在时钟的单边沿传输数据。
lvds_n_x_7to1_sdr_tx模块开发文档为产品资料“6-开发参考资料\xilinx官方参考文档\”目录下的《xapp585-lvds-source-synch-serdes-clock-multiplication.pdf》。lvds_n_x_7to1_sdr_tx模块源码文件为vivado工程"cameralink_loopback.srcs\sources_1\imports\hdl\lvds_n_x_7to1_sdr_tx.v",具体配置说明如下。
(1)配置n(通道数量)为3对应full模式,配置n为1则对应base模式。配置d为4,表示“每个通道的数据差分对数量为4”。
base模式:单通道,每通道数据差分对为4组,需1个连接器。
medium模式:双通道,每通道数据差分对为4组,需2个连接器。
full模式:三通道,每通道数据差分对为4组,需2个连接器。
图 11
4.2lvds_n_x_1to7_sdr_rx模块
本案例使用lvds_n_x_1to7_sdr_rx模块将cameralink1接口输入的差分视频数据转化成并行视频数据。
lvds_n_x_1to7_sdr_rx模块开发文档为产品资料“6-开发参考资料\xilinx官方参考文档\”目录下的《xapp585-lvds-source-synch-serdes-clock-multiplication.pdf》。lvds_n_x_1to7_sdr_rx模块源码文件为vivado工程"cameralink_loopback.srcs\sources_1\imports\hdl\lvds_n_x_1to7_sdr_rx.v",具体配置说明如下。
(1)delay_refclk_in接入由ps端输出的200mhz参考时钟。
图 12
(1)配置n(通道数量)为3对应full模式,配置n为1则对应base模式。配置x为4,表示“每个通道的数据差分对数量为4”。
base模式:单通道,每通道数据差分对为4组,需1个连接器。
medium模式:双通道,每通道数据差分对为4组,需2个连接器。
full模式:三通道,每通道数据差分对为4组,需2个连接器。
图 13